Fraunhofer-Institute haben einen Sicherheitschip vorgestellt, der vollständig in Deutschland entwickelt und gefertigt wird. Das RISC-V Secure Element soll Unternehmen helfen, regulatorische Anforderungen wie den Cyber Resilience Act zu erfüllen
Die Fraunhofer-Gesellschaft hat die Entwicklung eines neuen Sicherheitschips bekannt gegeben, der vollständig in Deutschland entworfen und produziert wird. Das sogenannte RISC-V Secure Element wurde von den Fraunhofer-Instituten für Integrierte Schaltungen IIS, für Angewandte und Integrierte Sicherheit AISEC sowie für Elektronische Mikrosysteme und Festkörper-Technologien EMFT gemeinsam entwickelt. Ziel ist es, Unternehmen eine vertrauenswürdige Hardware-Basis für vernetzte Geräte bereitzustellen, die den Anforderungen des europäischen Cyber Resilience Act (CRA) entspricht.
Technische Merkmale und Fertigung
Das RISC-V Secure Element basiert auf einem offenen Hardware-Design und integriert Verfahren der Post-Quanten-Kryptografie. Nach Angaben der beteiligten Institute wurde das Design auf der Open-Source-Hardwareplattform OpenTitan aufgebaut. Die Fertigung erfolgt in der 22-Nanometer-FDSOI-Technologie bei GlobalFoundries am Standort Dresden. Das Secure Element kann sowohl als eigenständiger Chip als auch als Komponente in System-on-Chip-Lösungen eingesetzt werden. Die vollständige Entwicklung und Produktion in Deutschland soll Transparenz und langfristigen Zugang zur Technologie gewährleisten.
Anpassungsfähigkeit für verschiedene Anwendungen
Ein zentrales Merkmal des Projekts ist die Möglichkeit, den Chip an unterschiedliche Anforderungen anzupassen. Durch die Zusammenarbeit mit GlobalFoundries können Varianten mit spezifischen Beschleunigern, Schnittstellen oder zusätzlichen Sicherheitsfunktionen auch in kleineren Stückzahlen gefertigt werden. Dies unterscheidet das Fraunhofer RISC-V Secure Element von vielen industriellen Standardlösungen, bei denen individuelle Anpassungen oft erst ab sehr hohen Stückzahlen wirtschaftlich sind. Die Institute betonen, dass so auch mittelständische Unternehmen Zugang zu maßgeschneiderter Sicherheits-Hardware erhalten können.
Regulatorische und europäische Relevanz
Die Entwicklung des Chips ist vor dem Hintergrund wachsender regulatorischer Anforderungen an die Cybersicherheit in Europa zu sehen. Der Cyber Resilience Act der Europäischen Union verlangt von Herstellern vernetzter Geräte, bestimmte Sicherheitsstandards bereits auf Hardwareebene zu erfüllen. Das Fraunhofer RISC-V Secure Element soll Unternehmen dabei unterstützen, diese Vorgaben umzusetzen. Die Institute heben hervor, dass Cybersicherheit nicht nachträglich hinzugefügt werden könne, sondern von Beginn an im Silizium verankert sein müsse. Die offene Hardware-Architektur und die Integration von Post-Quanten-Kryptografie werden als zentrale Bausteine für eine zukunftsfähige Sicherheitsinfrastruktur genannt.
Rolle der beteiligten Institute und Ausblick
Im Projekt übernimmt das Fraunhofer IIS die Konzeption und Umsetzung des Secure Elements sowie die Begleitung des gesamten Entwicklungsprozesses bis zur regulatorischen Vorbereitung. Das Fraunhofer AISEC bringt seine Expertise in Post-Quanten-Kryptografie und Cybersicherheitsanalyse ein, während das Fraunhofer EMFT an der Hardwareentwicklung beteiligt ist. Nach Angaben der Institute ist geplant, das Secure Element kontinuierlich weiterzuentwickeln und zusätzliche Varianten für verschiedene Anwendungsbereiche zu schaffen. Unabhängige Tests und eine breite Markteinführung stehen noch aus.
Das RISC-V Secure Element ist ein Beispiel für den Versuch, technologische Souveränität im Bereich sicherer Hardware in Europa zu stärken. Die vollständige Entwicklung und Fertigung in Deutschland sowie die Nutzung offener Hardware-Standards sollen Unternehmen mehr Kontrolle über die eingesetzte Technologie ermöglichen. Die tatsächliche Marktdurchdringung und die Akzeptanz bei Industriepartnern werden sich jedoch erst in den kommenden Jahren zeigen.
Der Begriff Post-Quanten-Kryptografie bezeichnet kryptografische Verfahren, die auch gegen Angriffe durch Quantencomputer resistent sein sollen. Während klassische Verschlüsselungsmethoden durch leistungsfähige Quantencomputer potenziell gebrochen werden könnten, entwickeln Forschungseinrichtungen und Unternehmen weltweit neue Algorithmen, die auf mathematischen Problemen basieren, die auch für Quantencomputer schwer lösbar sind. Die Integration solcher Verfahren in Hardware gilt als wichtiger Schritt, um langfristige Sicherheit für digitale Infrastrukturen zu gewährleisten, insbesondere angesichts der fortschreitenden Entwicklung von Quantencomputern.
